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XR18W750
WIRELESS UART CONTROLLER
F IGURE 20. T RANSMIT R EADY & I NTERRUPT T IMING [FIFO M ODE , DMA M ODE D ISABLED ]
REV. 1.0.0
TX FIFO
Empty
Start
Bit
Stop
Bit
Last Data Byte
Transmitted
TX
(Unloading)
IER[1]
enabled
S D0:D7 T
ISR is read
S D0:D7 T S D0:D7 T
T SI
T S D0:D7 T S D0:D7 T
ISR is read
S D0:D7 T
T SRT
INT*
TX FIFO
Data in
TX FIFO fills up
to trigger level
T WRI
TX FIFO drops
below trigger level
Empty
TXRDY#
TX FIFO
T WT
IOW#
(Loading data
into FIFO)
*INT is cleared when the ISR is read or when TX FIFO fills up to the trigger level.
TXDMA#
F IGURE 21. T RANSMIT R EADY & I NTERRUPT T IMING [FIFO M ODE , DMA M ODE E NABLED ] - P ARALLEL M ODE
Start
Bit
Stop
Bit
Last Data Byte
Transmitted
TX
(Unloading)
IER[1]
enabled
S D0:D7 T S D0:D7 T
ISR Read
D0:D7
S D0:D7 T
T SRT
S D0:D7 T S D0:D7 T
T SI
S D0:D7 T
ISR Read
INT*
TXRDY#
TX FIFO fills up
to trigger level
T WRI
TX FIFO
Full
TX FIFO drops
below trigger level
At least 1
empty location
in FIFO
T WT
IOW#
(Loading data
into FIFO)
*INT cleared when the ISR is read or when TX FIFO fills up to trigger level.
42
TXDMA
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